verilog程序小白求助
一段4选1数据选择器程序:
module MUX(A,D0,D1,D2,D3,F);
input [1:0] A;
input D0,D1,D2,D3;
output reg F;
always@(A or D0 or D1 or D2 or D3);
case(A)
2'b00:F<=D0;
2'b01:F<=D1;
2'b10:F<=D2;
2'b11:F<=D3;
endcase
endmodule
报错expecting 'endmodule', found 'case'
不知道是在哪错了,望大神相告 返回小木虫查看更多
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always
always
后面是begin end
用begin end把你的case语句包括起来即可!为啥重复发了好几次,囧…
,
你的A和D都没定义是wire或者reg吧