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[交流]
半导体器件仿真工艺参数 求教 交流
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大家好： 我们在做一些器件仿真时，发现层次的掺杂浓度和杂质的注入深度，对仿真结果影响很大，很难较准确地预计我们的器件性能，我们知道foundry对工艺参数是严格保密的，不方便透露，有做过工艺的或者有这方面经验的牛人们来交流，和大家分享下下这方面的经验，比如N+大概能打到多深，PWELL的掺杂水平在什么范围等等。。 不同工艺的技术和指标不一样，我的附件中列了三种不同的工艺下地一部分层次，牛人能解决鄙人的该问题，我另外种种有赏 希望大家踊跃讨论。。。。。。 |
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2013-04-11 20:28:03, 16.73 K
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3楼2013-04-12 18:38:05
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小木虫: 金币+0.5, 给个红包，谢谢回帖
evanbossccp: 金币+5, 多谢指教 2013-05-08 00:03:10
evanbossccp: 金币+3 2013-07-17 13:48:26
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evanbossccp: 金币+3 2013-07-17 13:48:26
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只有在Foundry 做PIE的人才能知道具体的工艺参数。但是现在的CMOS工艺，都是通过多次Ion Implantion完成的，单一工序的条件根本无法用来模拟器件的特性。 现在的Fab的SPICE Model，大部分都是通过实际器件进行参数提取的结果，在深亚微米范围内，半导体器件的模型都不准确。短沟道效应，多重栅效应等，都没有很准确的理论支持。对于深亚微米影响极为严重的沟道漏电流寄生特性，更无法进行准确仿真的。 工艺实践走在器件理论的前面了，需要大家在Fab投入，才能获得这是的器件模型。 |
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