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verilog中ram读取实验中，为什么老是滞后三个数据？
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| 程序很简单，就是定义一个8*16的ram，其中地址0~7中存1~8,地址8~15存的是0。将ram中的数据一次存入C，再用串口输出。可结果为什么是：00 00 00 01 02 03 04 05 06 07 08 00 00 00 00 00 ？？ |
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