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cjzx0625

新虫 (初入文坛)

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专业: 控制理论与方法

[求助] verilog中ram读取实验中，为什么老是滞后三个数据？

程序很简单，就是定义一个8*16的ram，其中地址0~7中存1~8,地址8~15存的是0。将ram中的数据一次存入C，再用串口输出。可结果为什么是：00 00 00 01 02 03 04 05 06 07 08 00 00 00 00 00 ？？

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1楼 2015-01-08 10:10:37

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张九林林

新虫 (初入文坛)

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专业: 信号理论与信号处理

先写进去，再读出来，ram有三个时钟的延迟的

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3楼2015-10-07 17:14:03

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cjzx0625

新虫 (初入文坛)

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always @ (posedge clk or negedge rst_n)//复位时，将Ram里的数据输出。
begin
if (!rst_n)
begin
wren=0;
data=0;
i=0;
C=0;
end
else
if (i<16)
begin
address=i[3:0];
C={C,8'b0};
C[7:0]=q;
i=i+1;
end
else
flag=1;

end

uart_C uart_C_O( .SYSCLK(clk), //输出数据
.RST_N(rst_n),
.UART_TX_O(uart_o),
.start(flag),
.C(C)
);

my_RAM my_ram( .address(address),
.clock(clk),
.data(data),
.wren(wren),
.q(q)
);

endmodule

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2楼2015-01-08 10:11:51

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