| 查看: 396 | 回复: 0 | ||
[求助]
verilog和VHDL
|
| 如何分别用verilog和VHDl编写n位D触发器的结构体。。。(要求使用结构化描述,,不是行为描述) |
» 猜你喜欢
时间戳变了,能看出什么问题?
已经有20人回复
重要消息,中午系统在维护
已经有12人回复
哪位老哥知道今年的国自然具体哪一天放榜?
已经有20人回复
言之凿凿,8月21号(明天)放榜
已经有14人回复
只有每年这种时候来逛逛小木虫
已经有21人回复
今天基金会出结果吗?20260819
已经有15人回复
filecode,4个jtjc了
已经有13人回复
为什么余额宝的年化利率越来越低?主要原因有哪些?
已经有5人回复
今天放榜没戏了吧
已经有5人回复
今天放榜吗?
已经有15人回复
找到一些相关的精华帖子,希望有用哦~
基于FPGA的演化硬件研究
已经有8人回复
写代码写对突然脑子短路了
已经有9人回复
推荐一本学习FPGA的好书
已经有21人回复
高等研究院(筹)信息科学与技术研究部招聘启事
已经有3人回复
上海高等研究院(筹)信息科学与技术研究部招聘启事
已经有8人回复
【讨论】学习FPGA用VHDL语言还是用VRiLOG语言,
已经有27人回复
【分享】~~~~~~~~~~~FPGA网站大全~~~~~~~~~
已经有14人回复
【求助】求助各位大虾,学习FPGA问题!
已经有9人回复
【讨论】FPGA有前途吗?大家讨论一下
已经有52人回复
【分享】【分享】FPGA大量例子(已搜索无重复)
已经有100人回复
科研从小木虫开始,人人为我,我为人人









回复此楼
点击这里搜索更多相关资源