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白桦树v银虫 (小有名气)
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[交流]
串行检测器-verilog语言程序设计 已有1人参与
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| 在数字电路设计中已经学习过通过建立有限状态机来进行数字逻辑的设计，而在verilog HDL硬件语言描述中，这种设计方法得到进一步发展。通过verilog HDL提供的语句，可以直观的设计出更为复杂的时序逻辑电路。本次作业进行串行数据检测器的设计，用verilog HDL语言来描述、仿真并实现它。 |
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本内容由用户自主发布，如果其内容涉及到知识产权问题，其责任在于用户本人，如对版权有异议，请联系邮箱：xiaomuchong@tal.com - 附件 1 : 串行检测器.doc
2013-10-10 21:49:52, 60 K
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2楼2013-10-13 09:48:20