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小木虫论坛-学术科研互动平台 » 材料区 » 无机非金属 » 陶瓷材料 » 如何降低及稳定晶界层电容的介电常数
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蘑菇点点

金虫 (小有名气)

[求助] 如何降低及稳定晶界层电容的介电常数

请问一下有没有做晶界层电容的虫虫，在不影响损耗的前提下，如何降低其介电常数；为什么同样工艺做的陶瓷片，介电常数相差那么大呢，甚至叠在一起烧结，上下差别也很大，百思不得其解，请求高人指点。
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1楼 2012-05-15 17:30:23
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ballack315629

金虫 (著名写手)

【答案】应助回帖

感谢参与，应助指数 +1
我也想做 但是奇怪 一般你降低了 介电常数 就会降低介电损耗的啊
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3楼2012-05-17 17:22:22
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oyzwhn

新虫 (小有名气)

【答案】应助回帖

感谢参与，应助指数 +1
您好   我们也有兴趣做做晶界层电容 这个很深奥呢
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2楼2012-05-16 14:36:07
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蘑菇点点

金虫 (小有名气)
引用回帖:
3楼: Originally posted by ballack315629 at 2012-05-17 17:22:22:
我也想做 但是奇怪 一般你降低了 介电常数 就会降低介电损耗的啊

低的介电损耗不是很好吗？请问你们是怎么实现降低介电常数的？
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4楼2012-05-18 15:30:31
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oyzwhn

新虫 (小有名气)

【答案】应助回帖

我们也正在做晶界层电容器
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5楼2012-05-21 09:31:53
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