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【转帖】意法半导体等利用65nm晶圆分析TSV对CMOS电路的影响
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意法半导体等利用65nm晶圆分析TSV对CMOS电路的影响 2010/12/13 00:00 打印 E-mail  形成了利用TSV的三维层叠构造（点击放大）  电容耦合对MOSFET特性的影响（点击放大） 法国CEA-LETI公司、法国萨瓦大学（Universite de Savoie）及意法半导体（STMicroelectronics）共同分析了在带有65nm工艺CMOS电路的硅晶圆上形成TSV（硅贯通孔）时，TSV对CMOS电路特性的影响（演讲编号：35.1）。以利用单一MOSFET以及101个逆变器电路构成的环形振荡器电路为对象，调查了形成TSV时所带来的热机械性（Thermo-Mechanical）影响和电气性影响。此为首次在实验水平上查明了TSV与MOSFET间的电气性耦合（电容耦合）作用。 在集成有CMOS电路的Si晶圆上形成TSV时，有两点可能会对CMOS电路的特性造成影响。（1）在以形成TSV为目的的硅晶圆薄化及退火处理，以及将膨胀系数与硅不同的铜填入贯通孔的工序中，MOSFET受到某种热机械性应力，（2）TSV与MOSFET之间发生某种电气性耦合。此次研究小组利用将形成有65nm工艺CMOS电路的硅晶圆基板减薄至15μm，并在该基板上以1万个/mm2的密度形成宽4μm、深15μm的TSV的器件，调查了上述两项影响。 结果表明，上述（1）方面虽然会使pMOS的载流子迁移率发生最大5％左右的变化，但通过TSV与MOSFET之间保持3μm以上的距离，便可避免这一影响。研究小组表示，只要确保这一距离，环形振荡器电路的特性就不会受到影响。 而在（2）方面，将TSV与MOSFET的距离设定为5μm时，两者间的电容耦合使nMOS的导通电流以尖峰脉冲状发生了1％的变化。这一结果与模拟值充分吻合。不过，该电容耦合也未给环形振荡器电路的特性造成影响。（记者：大下 淳一） ■日文原文 【IEDM】TSVがCMOS回路に与える影響，STなどが65nm世代のウエハーで解析 |
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