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【转帖】台积电发布采用TSV的三维LSI技术，有意在28nm以下工艺量产
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台积电发布采用TSV的三维LSI技术，有意在28nm以下工艺量产 2010/12/10 00:00 打印 E-mail  以多种尺寸和配置而形成的TSV和再布线层（点击放大）  连接300mm晶圆和半导体芯片（点击放大） 台湾台积电（Taiwan Semiconductor Manufacturing，TSMC）公开了采用TSV（硅通孔）三维积层半导体芯片的LSI量产化措施（演讲序号：2.1）。该公司采用TSV、再布线层以及微焊点（Microbump）等要素技术，制作了三维积层有半导体芯片和300mm晶圆的模块，并评测了三维积层技术对元件性能和可靠性的影响。台积电有在28nm以下工艺量产三维LSI的意向：“我们以现有制造技术实现了三维LSI，该成果使我们朝着量产迈出了一大步”。如果快的话，很有可能在近1～2年内开始量产。 台积电首先指出，作为三维LSI的量产课题，TSV技术、设计技术、测试方法以及热量和机械强度的确保这四个方面是很重要的。其中，就此论文的主题TSV技术，介绍了在（1）TSV的形成，（2）晶圆的薄化和薄型晶圆的移送，（3）在硅晶圆两面以低温形成再布线层的技术，（4）微焊点的形成以及（5）晶圆和芯片的接合等核心技术上的措施。 例如，关于（1），台积电介绍了具有平滑侧壁的垂直贯通孔的开孔技术，以及抑制嵌入贯通孔的铜从孔的最上部泄漏到外面现象（Cu extrusion）的技术等。前者通过改良蚀刻方法而实现。通过改良贯通孔的形状，抑制了铜经由高温工艺从贯通孔向外部扩散的现象，TSV间的泄漏电流比原来降低了几位数。 至于后者，台积电在分析该现象如何依赖于镀铜条件、晶粒（Grain）大小以及退火条件等基础上，开发出了对策技术。据称，在采取该对策之前，在300mm晶圆上集成的芯片，有20％由于从贯通孔漏出来的铜的影响，CMOS的布线层会受到损伤。该公司开发的技术通过改善镀铜条件等，几乎可以完全消除这种损伤。 台积电此次用实际元器件评测了这些三维积层技术的有效性。具体为，采用TSV、再布线层以及微焊点等，在集成有40～28nm工艺CMOS的300mm晶圆上三维积层尺寸9mm×2.4mm的半导体芯片。制成的TSV间距为30μm，连接晶圆和芯片的微焊点的间距为40μm。这些要素技术均是以台积电拥有的现有半导体制造技术实现的。（记者：大下 淳一） ■日文原文 【IEDM】TSMCがTSVを用いた3次元LSI技術を発表，28nm以降での量産化を視野に |
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