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rosary

新虫 (初入文坛)

应助: 0 (幼儿园)
金币: 435
帖子: 45
在线: 11.6小时
虫号: 1123004
注册: 2010-10-15
性别: MM
专业: 信号理论与信号处理

[交流] 【求助】verilog请教8位计数器【代码+testbench都贴出来了】已有2人参与

module counter5_67(out,clk);
output reg [7:0] out;
input clk;

initial       out=3'b101;
always@(posedge clk)
begin:block1
      out=out+1'b1;
end

always@(out)
begin
      if(out==7'b1000011)
      disable block1;
      end
endmodule
========================================

以下是testbench

-========================================
module test;
reg clock;
wire [7:0] OUT;

counter5_67 COUNTER(OUT,clock);

initial
begin
      clock=1'b0;
      forever #10 clock=~clock;
end

initial
begin
      #3000 $finish;
end

endmodule
==========================================
说一下我用的modelsim ae
仿真结果是disable仿佛并没有起作用
一直从5增到127然后变成-128 -127 -126。。。。

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