| 查看: 1826 | 回复: 2 | |||
[交流]
【求助】verilog请教8位计数器 【代码+testbench都贴出来了】 已有2人参与
|
|
module counter5_67(out,clk); output reg [7:0] out; input clk; initial out=3'b101; always@(posedge clk) begin:block1 out=out+1'b1; end always@(out) begin if(out==7'b1000011) disable block1; end endmodule ======================================== 以下是testbench -======================================== module test; reg clock; wire [7:0] OUT; counter5_67 COUNTER(OUT,clock); initial begin clock=1'b0; forever #10 clock=~clock; end initial begin #3000 $finish; end endmodule ========================================== 说一下我用的modelsim ae 仿真结果是disable仿佛并没有起作用 一直从5增到127然后变成-128 -127 -126。。。。 |
回复此楼» 猜你喜欢
浙江师范大学是怎么坑我的
已经有15人回复
-
浙江师范大学是怎么坑我的
已经有4人回复
-
闲聊
已经有6人回复
-
江苏省自然基金 什么时候出结果
已经有7人回复
-
求教各位大神：2026教育部人文社科青年基金项目何时公示呀？
已经有6人回复
-
面上有专家说实验设备不是我们单位的
已经有8人回复
-
科研求助
已经有4人回复
nios2nios
金虫 (小有名气)
- 应助: 0 (幼儿园)
- 金币: 1176.4
- 散金: 110
- 红花: 5
- 帖子: 96
- 在线: 214.9小时
- 虫号: 1333040
- 注册: 2011-06-28
- 性别: GG
- 专业: 通信理论与系统
2楼2011-07-17 08:57:13
3楼2011-08-14 13:18:03