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【求助】初学者，求大神们看下这段简单的verilog代码 【已解决】 已有2人参与
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初始输出out为0 我是想在20个时钟上升沿之后让out为1 要求使用repeat语句 module add_delay20(out,clock); output reg out; input clock; integer count; initial begin out=1'b0; counter=1; repeat(20) begin always@(posedge clock) count=count+1; end out=1'b1; end endmodule 初试，轻拍  Error (10170): Verilog HDL syntax error at add_delay20.v(11) near text "always"; expecting "end" 终于搞对了！！！！ module add_delay20(out,clock); output reg out; input clock; integer count; initial out=1'b0; initial begin count=1; repeat(20) @(posedge clock) count=count+1; out=1'b1; end endmodule  真不容易哈哈哈开心 [ Last edited by rosary on 2010-11-5 at 10:46 ] |
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