| 查看: 755 | 回复: 2 | |||
[交流]
【求助】初学者，求大神们看下这段简单的verilog代码 【已解决】 已有2人参与
|
|
初始输出out为0 我是想在20个时钟上升沿之后让out为1 要求使用repeat语句 module add_delay20(out,clock); output reg out; input clock; integer count; initial begin out=1'b0; counter=1; repeat(20) begin always@(posedge clock) count=count+1; end out=1'b1; end endmodule 初试，轻拍  Error (10170): Verilog HDL syntax error at add_delay20.v(11) near text "always"; expecting "end" 终于搞对了！！！！ module add_delay20(out,clock); output reg out; input clock; integer count; initial out=1'b0; initial begin count=1; repeat(20) @(posedge clock) count=count+1; out=1'b1; end endmodule  真不容易哈哈哈开心 [ Last edited by rosary on 2010-11-5 at 10:46 ] |
回复此楼» 猜你喜欢
国社科系统bug了，是不是要放榜了？
已经有10人回复
-
现代”学阀”该如何界定
已经有9人回复
-
课题组招2027级博士 上海工程技术大学 激光智能制造方向
已经有4人回复
-
上海工程技术大学 激光智能制造课题组 2027级博士研究生招生
已经有3人回复
-
上海工程技术大学激光智能制造课题组｜2027级博士研究生招生公告
已经有11人回复
-
上海工程技术大学激光智能制造课题组-博士研究生
已经有10人回复
-
申博发邮件
已经有11人回复
-
各位大神，目前国内有哪些比较好用的逆合成软件？
已经有12人回复
-
我的奶奶
已经有3人回复
yalefield
金虫 (文坛精英)
老汉一枚
- 应助: 129 (高中生)
- 贵宾: 0.17
- 金币: 21238.9
- 散金: 3440
- 红花: 66
- 帖子: 12101
- 在线: 759.1小时
- 虫号: 96063
- 注册: 2005-10-07
- 专业: 高等教育学
- 管辖: 计算模拟
2楼2010-11-04 16:54:06
3楼2010-11-04 19:09:59