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199821756

铁虫 (初入文坛)

[交流] 【求助】求助各位大虾,学习FPGA问题!已有7人参与

请问学习FPGA,到底用哪个语言好些,verilog 听说各公司运用很广,因为本科学的是vhdl,读研也是为了以后的工作,现在是不是该换verilog ,请大虾赐教
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anmingkang

木虫 (正式写手)

★ ★
小木虫(金币+0.5):给个红包,谢谢回帖交流
mze04532(金币+1):感谢热心~鼓励新虫,欢迎常来交流 2010-10-07 22:47:52
个人觉得VERILOG底层设计好些,适于底层部件的设计,VHDL宏观性好,适于各部件的联合。
6楼2010-10-07 21:27:13
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