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vivado在validate design 报错 。在线等。急。
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vivado在validate design 报错？ 错误提示是： [BD 41-237] Bus Interface property CLK_DOMAIN does not match between /axi_interconnect_0/s02_couplers/s02_data_fifo/S_AXI(/clk_wiz_0_clk_out1) and /microblaze_2/M_AXI_DP(design2_micro2) 上述问题怎么解决。 已经试过http://china.xilinx.com/support/answers/56611.html的方法，把micro2外部输入时钟的clk domain 改成clk_wiz_0_clk_out1，仍不行。端口确定是时钟端口而不是普通的IO 口。 |
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