| 查看: 2947 | 回复: 1 | |||
[求助]
vivado在validate design 报错 。在线等。急。
|
|
vivado在validate design 报错？ 错误提示是： [BD 41-237] Bus Interface property CLK_DOMAIN does not match between /axi_interconnect_0/s02_couplers/s02_data_fifo/S_AXI(/clk_wiz_0_clk_out1) and /microblaze_2/M_AXI_DP(design2_micro2) 上述问题怎么解决。 已经试过http://china.xilinx.com/support/answers/56611.html的方法，把micro2外部输入时钟的clk domain 改成clk_wiz_0_clk_out1，仍不行。端口确定是时钟端口而不是普通的IO 口。 |
回复此楼» 猜你喜欢
科研求助
已经有3人回复
-
面上没中，邀请各位路过的虫友分析一下分数
已经有15人回复
-
博士去二本高校当辅导员，如何调整心态？
已经有10人回复
-
面上有专家说实验设备不是我们单位的
已经有6人回复
-
江苏省自然基金 什么时候出结果
已经有6人回复
-
广西大学-广州大学招聘博士后 欢迎广大优秀人才！！！
已经有11人回复
-
闲聊
已经有3人回复
-
两块石头
已经有10人回复
-
售SCI一区T0P文章，我:8O.55.1.O.54,科目全,可伽急
已经有15人回复
-
初秋的晨风
已经有6人回复
feixiaolin
荣誉版主 (文坛精英)
-
专家经验: +518 - 信息EPI: 3
- 应助: 942 (博后)
- 贵宾: 1.275
- 金币: 3891
- 散金: 58785
- 红花: 532
- 沙发: 11
- 帖子: 24217
- 在线: 2601.8小时
- 虫号: 2139575
- 注册: 2012-11-21
- 专业: 光学信息获取与处理
- 管辖: 数学
2楼2016-09-21 07:49:13