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小木虫论坛-学术科研互动平台 » 专业学科区 » 信息科学 » 程序算法 » 非阻塞赋值时延
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千年凌魄

新虫 (小有名气)

[求助] 非阻塞赋值时延 已有1人参与

begin
#3 a＜=1;
#5 a＜=0;
#7 a＜=1;
end
波形结果是？
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1楼 2015-09-17 10:40:34
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一个人的娱乐

新虫 (小有名气)
课本都有，很简单

发自小木虫Android客户端
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2楼2015-09-18 08:53:57
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lcpcsky

新虫 (初入文坛)
多年前我也很好奇这个问题，综合结果应该和模拟结果是不同的，记得是因为综合的时候没有硬件机构能实现这种延迟？

坐等高手解答。如果确实没法综合出和模拟一样的波形，verilog和VHDL干嘛还提供这样的语法呢……？！
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3楼2015-11-26 18:42:10
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eeupdate

新虫 (初入文坛)

【答案】应助回帖

做仿真时，波形就是一条逻辑电平为1的直线，这种语句没有意义，这种语句无法综合出实际的电路,而且仿真时也没人这么写
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4楼2016-08-12 19:19:06
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eeupdate

新虫 (初入文坛)

【答案】应助回帖

不好意思，说错了，在仿真时，不管采用阻塞赋值还是非阻塞赋值，电平都是的按照顺序高-低-高
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5楼2016-08-12 20:05:29
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