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木虫 (小有名气)

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如何用VHDL语言写一个8位加法器！求助高手呀！

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上善若水。

1楼 2013-04-08 13:33:00

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jiangfeng235

金虫 (小有名气)

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性别: GG
专业: 计算机体系结构

★
小木虫: 金币+0.5, 给个红包，谢谢回帖

LIBRARY IEEE;
USE IEEE.Std_Logic_1164.ALL;
USE IEEE.Numeric_std.ALL;
ENTITY adder IS
PORT(a,b:In Std_Logic_Vector(7 DOWNTO 0);

cin:IN Std_Logic;
s: OUT Std_Logic_Vector(8DOWNTO 0);
END adder;
ARCHITECTURE behav_adder OF adder IS
BEGIN
s<=('0'&a)+('0'&b)+("00000000"&cin)
END behav_adder;

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追逐梦想！

2楼2013-04-09 17:19:31