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如何用VHDL语言写一个8位加法器！求助高手呀！ [ 发自手机版 http://muchong.com/3g ] |
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jiangfeng235
金虫 (小有名气)
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- 专业: 计算机体系结构
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小木虫: 金币+0.5, 给个红包，谢谢回帖
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LIBRARY IEEE; USE IEEE.Std_Logic_1164.ALL; USE IEEE.Numeric_std.ALL; ENTITY adder IS PORT(a,b:In Std_Logic_Vector(7 DOWNTO 0); cin:IN Std_Logic; s: OUT Std_Logic_Vector(8DOWNTO 0); END adder; ARCHITECTURE behav_adder OF adder IS BEGIN s<=('0'&a)+('0'&b)+("00000000"&cin) END behav_adder; |
2楼2013-04-09 17:19:31
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