【讨论】学习FPGA用VHDL语言还是用VRiLOG语言， - 信息科学 - 电子科学

版块导航: 正在加载中...

客户端APP下载

论文辅导

申博辅导

登录注册

应《网络安全法》要求，自2017年10月1日起，未进行实名认证将不得使用互联网跟帖服务。为保障您的帐号能够正常使用，请尽快对帐号进行手机号验证，感谢您的理解与支持！

24小时热门版块排行榜

返回列表

莫宁德云

银虫 (正式写手)

应助: 0 (幼儿园)
金币: 444.6
散金: 450
沙发: 1
帖子: 306
在线: 88.1小时
虫号: 1149227
注册: 2010-11-17
性别: GG
专业: 信号理论与信号处理

★
小木虫(金币+0.5):给个红包，谢谢回帖交流

verilog 比较好点……老师推荐这个……

赞一下(1人)

回复此楼

Thewishesgiveyoustrength

11楼2011-04-13 11:13:46

已阅回复此楼关注TA 给TA发消息送TA红花 TA的回帖

liuzhun

新虫 (初入文坛)

应助: 0 (幼儿园)
金币: 19.5
帖子: 41
在线: 16小时
虫号: 813263
注册: 2009-07-21
性别: GG
专业: 电力电子学

★
小木虫(金币+0.5):给个红包，谢谢回帖交流

存在即合理，
两种语言各有优缺点。

单从上手的角度来说，
如果你有C语言的基础，
Verilog HDL会很快掌握。

有VHDL和Verilo HDL相互转化的工具
语言只是个表达思想的工具而已，
算法才是灵魂。

让我们敬算法一杯！！！

赞一下(1人)

回复此楼

有匪君子，如切如磋，如琢如磨。

12楼2011-04-17 15:12:10

已阅回复此楼关注TA 给TA发消息送TA红花 TA的回帖

guzhongling

铁虫 (小有名气)

应助: 0 (幼儿园)
金币: 37.5
散金: 200
帖子: 62
在线: 14.9小时
虫号: 1264464
注册: 2011-04-13
专业: 信息理论与信息系统

★
小木虫(金币+0.5):给个红包，谢谢回帖

个人喜好，verilog 其实两种都差不多啦自己研究透彻了就行

赞一下(1人)

回复此楼

13楼2011-04-21 20:45:53

已阅回复此楼关注TA 给TA发消息送TA红花 TA的回帖

毓昱

木虫 (小有名气)

应助: 0 (幼儿园)
金币: 3523.6
帖子: 67
在线: 24.3小时
虫号: 729443
注册: 2009-03-23
性别: GG
专业: 集成电路设计与测试

★ ★ ★
小木虫(金币+0.5):给个红包，谢谢回帖
mze04532(金币+2): 认真回帖，奖励~ 2011-04-30 22:07:16

一般来说VHDL偏重顶层系统仿真，Verilog偏重底层逻辑电路设计，Verilog还有后续的发展如System Verilog，还有一种趋势就是用类C编写FPGA程序，如System C。
在一些项目中有时是VHDL和Verilog混合编程，顶层功能描述加底层逻辑电路设计，有第三方支持混合仿真，如ModelSim等。
我学的是VHDL，感觉Verilog可能更有发展。

赞一下(2人)

回复此楼

14楼2011-04-30 10:48:20

已阅回复此楼关注TA 给TA发消息送TA红花 TA的回帖