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莫宁德云

银虫 (正式写手)


小木虫(金币+0.5):给个红包,谢谢回帖交流
verilog 比较好点……老师推荐这个……
Thewishesgiveyoustrength
11楼2011-04-13 11:13:46
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liuzhun

新虫 (初入文坛)


小木虫(金币+0.5):给个红包,谢谢回帖交流
存在即合理,
两种语言各有优缺点。

单从上手的角度来说,
如果你有C语言的基础,
Verilog HDL会很快掌握。

有VHDL和Verilo HDL相互转化的工具
语言只是个表达思想的工具而已,
算法才是灵魂。

让我们敬算法一杯!!!
有匪君子,如切如磋,如琢如磨。
12楼2011-04-17 15:12:10
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guzhongling

铁虫 (小有名气)


小木虫(金币+0.5):给个红包,谢谢回帖
个人喜好,verilog   其实两种都差不多啦   自己研究透彻了就行
13楼2011-04-21 20:45:53
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毓昱

木虫 (小有名气)

★ ★ ★
小木虫(金币+0.5):给个红包,谢谢回帖
mze04532(金币+2): 认真回帖,奖励~ 2011-04-30 22:07:16
一般来说VHDL偏重顶层系统仿真,Verilog偏重底层逻辑电路设计,Verilog还有后续的发展如System Verilog,还有一种趋势就是用类C编写FPGA程序,如System C。
在一些项目中有时是VHDL和Verilog混合编程,顶层功能描述加底层逻辑电路设计,有第三方支持混合仿真,如ModelSim等。
我学的是VHDL,感觉Verilog可能更有发展。
14楼2011-04-30 10:48:20
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wcl169

铁虫 (职业作家)


小木虫(金币+0.5):给个红包,谢谢回帖
各有长短。学好了一个,转另一个很容易的,实质一样啦。
15楼2011-10-03 21:27:05
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hanfeng_yong

新虫 (初入文坛)

★ ★
小木虫(金币+0.5):给个红包,谢谢回帖
mze04532(金币+1): 鼓励新虫~欢迎常来~ 2011-11-08 23:41:10
本人的感受,VHDL很严谨上手很快,但是有些逻辑写出来很麻烦,本来用VHDL现在改用verilog了,新手的话建议VHDL,熟悉了再学VERILOG
16楼2011-11-08 23:15:10
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zhaijun8810

铁虫 (初入文坛)


小木虫(金币+0.5):给个红包,谢谢回帖
两种语言差不多,但现在90%的企业用的都是VERILOG
17楼2011-11-15 09:28:40
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wwterry

银虫 (初入文坛)


小木虫: 金币+0.5, 给个红包,谢谢回帖
我也在考虑哪种语言更好,verilog还是VHDL?
18楼2012-08-01 12:54:16
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ljw_1234

金虫 (正式写手)

且听风吟

最好两个都掌握
Hello,world!StackOverflow!
19楼2012-08-28 22:24:08
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wc19867138

银虫 (小有名气)


小木虫: 金币+0.5, 给个红包,谢谢回帖
送鲜花一朵
好东西啊,谢谢。学习啦!
20楼2012-09-21 13:08:45
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