24小时热门版块排行榜

>论坛更新日志 (3887)
>博后之家 (196)
>导师招生 (179)
>论文投稿 (175)
>文献求助 (124)
>虫友互识 (106)
>有机交流 (80)
>硕博家园 (73)
>招聘信息布告栏 (41)
>休闲灌水 (24)
>学术会议 (21)
>考博 (21)
>找工作 (16)
>考研 (11)
>基金申请 (8)
>教师之家 (8)

返回列表

zhangyuque

新虫 (正式写手)

应助: 0 (幼儿园)
金币: 1724.1
红花: 1
帖子: 627
在线: 33.9小时
虫号: 5157064
注册: 2016-10-24
专业: 草地科学

[求助] verilog程序小白求助

我想使用分频后的时钟做这个模块的时钟信号，看到采用的是时钟使能的方式，但是我在编写后报错是line 50 unexpected token: 'clk'。程序如下：
module clk_divide(
clk ,
rst_n ,
en ,
en1
);

input clk ;
input rst_n       ;
output en ;
output    en1 ;

reg                                                       clk_1MHZ_out;
reg                                                       clk_1MHZ288_out;
reg    [5:0]                                           count_1MHZ;  //50/2 - 1
reg    [13:0]                                           count_288MHZ;//50*288/2 - 1
wire                         rst_n;
reg                         en;
reg                         en1;

//产生1MHZ的时钟
always@(posedge clk posedge rst_n)begin    //此行是第五十行
if(rst_n==1'b1)begin
count_1MHZ <= 0;
end
else if(count_1MHZ==24)begin       //50/2-1
count_1MHZ <= 0;
end
else begin
count_1MHZ <= count_1MHZ+1'b1;
end
end

always@(posedge clk posedge rst_n)begin
if(rst_n==1'b1)begin
en<=0;
end
else if(count_1MHZ==24)begin
en<=1;
end
else begin
en<=0;
end
end

//产生288MHZ的时钟
always@(posedge clk posedge rst_n)begin
if(rst_n==1'b1)begin
count_288MHZ <= 0;
end
else if(count_288MHZ==7199)begin //50*288/2-1
count_288MHZ<= 0;
end
else begin
count_288MHZ <= count_288MHZ+1'b1;
end
end

always@(posedge clk posedge rst_n)begin
if(rst_n==1'b1)begin
en1<=0;
end
else if(count_288MHZ==7199)begin
en1<=1;
end
else begin
en1<=0;
end
end
endmodule

回复此楼