| 查看: 786 | 回复: 4 | |||
[求助]
FPGA逻辑问题求助，用Verilog编写 已有1人参与
|
|
代码是题目的例子程序，但是小弟有些疑问！请看19行S1状态的代码，他处于组合逻辑always当中，是组合逻辑，跳出S1状态的条件是count==4.但是请看它对应的条件跳转计算器（44行-49行）是处于时序逻辑的！本人认为当count==4的那一瞬间处于组合逻辑的19-26行代码可以马上反应，是S1状态跳转至S2状态，既state_n==S2。但是44行-49行是时序逻辑，需要等下一个时钟周期才能判断，当下一个时钟周期到达时，此时state_c值已变成S2，使if(state_c==S1)里的代码进不去，使得count<=0无法执行，这样到S2状态时，计数器就会混乱！ 但是代码又可以运行，无错。实在不理解，求大神们帮帮忙！  代码1.png  代码2.png  题目.png |
回复此楼» 猜你喜欢
遇见不省心的家人很难过
已经有24人回复
-
依托企业入选了国家启明计划青年人才。有无高校可以引进的。
已经有6人回复
-
博士延得我，科研能力直往上蹿
已经有9人回复
-
天津大学招2026.09的博士生，欢迎大家推荐交流（博导是本人）
已经有6人回复
-
AI 太可怕了，写基金时，提出想法，直接生成的文字比自己想得深远，还有科学性
已经有6人回复
-
有院领导为了换新车，用横向课题经费买了俩车
已经有9人回复
-
酰胺脱乙酰基
已经有13人回复
-
同年申请2项不同项目，第1个项目里不写第2个项目的信息，可以吗
已经有4人回复
-
有时候真觉得大城市人没有县城人甚至个体户幸福
已经有10人回复
|
我觉得你的问题在于不知道verilog仿真器的层次化时间队列evaluation顺序。你为什么不写个testbench.v用displace和strobe看一下？一般来说，顺序是在当前time step开始时，evaluate 阻塞赋值，assign赋值，非阻塞的rhs，以上顺序随意。在当前timestep末端，非阻塞赋值lhs。下个时间。。另外alway *里面只是涵盖了所有赋值语句的lhs而已。count变化，没办法触发alway* 发自小木虫IOS客户端 |
2楼2016-02-25 14:02:32
3楼2016-03-09 12:52:26
4楼2016-03-12 23:38:58
5楼2016-03-12 23:46:47