| 查看: 813 | 回复: 0 | ||
[求助]
FPGA乘法器的设计过程8*8，遇到两个问题
|
| 我是用的ise的软件，为了赶进度，用的是原理图设计，1.在用booth编码器编码出部分积后，形成的跟乘法一样的那种阶梯结构，那么怎样进行有符号的扩展看过的文档是用符号扩展的补位逻辑电路，进行扩展的，具体应该怎么弄2.在扩展成16位的部分积之后怎样运用CSA和4-2压缩器进行部分积的压缩，原理图怎么弄，谢谢大神指教，如果完美解答，另有报酬， |
回复此楼» 猜你喜欢
同年申请2项不同项目，第1个项目里不写第2个项目的信息，可以吗
已经有6人回复
-
依托企业入选了国家启明计划青年人才。有无高校可以引进的。
已经有6人回复
-
依托企业入选了国家启明计划青年人才。有无高校可以引进的。
已经有10人回复
-
天津大学招2026.09的博士生，欢迎大家推荐交流（博导是本人）
已经有9人回复
-
有院领导为了换新车，用横向课题经费买了俩车
已经有10人回复
-
遇见不省心的家人很难过
已经有24人回复
-
AI 太可怕了，写基金时，提出想法，直接生成的文字比自己想得深远，还有科学性
已经有6人回复
-
酰胺脱乙酰基
已经有13人回复
-
有时候真觉得大城市人没有县城人甚至个体户幸福
已经有10人回复