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小木虫论坛-学术科研互动平台 » 专业学科区 » 信息科学 » 电子科学 » 【讨论】学习FPGA用VHDL语言还是用VRiLOG语言，
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zhoujian0537

木虫 (正式写手)

[交流] 【讨论】学习FPGA用VHDL语言还是用VRiLOG语言， 已有27人参与

学习FPGA用VHDL语言还是用VRiLOG语言呢：
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wc19867138

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1楼 2011-03-17 17:55:03
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野丫头199000

金虫 (初入文坛)
★
小木虫: 金币+0.5, 给个红包，谢谢回帖
Verilog语言比较易学，VHDL较难
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26楼2015-01-19 19:20:54
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siat

银虫 (小有名气)
★
小木虫(金币+0.5):给个红包，谢谢回帖交流
你是否把标题搞错了，是Verilog语言吗？
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2楼2011-03-17 21:20:53
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jh5254622

银虫 (小有名气)
★
小木虫(金币+0.5):给个红包，谢谢回帖交流
我比较喜欢用VHDL语言。
赞一下(1人) 回复此楼
米饭
3楼2011-03-18 10:55:41
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lex_2002

银虫 (小有名气)
★
小木虫(金币+0.5):给个红包，谢谢回帖交流
高校科研一般都用VHDL
企业偏向verilog

我用vhdl

ps：其实现在流行用matlab下面的dsp builder 和system generator
赞一下(1人) 回复此楼
5楼2011-03-18 11:49:54
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