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【转帖】海力士发布采用浮栅型单元的三维NAND闪存技术
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海力士发布采用浮栅型单元的三维NAND闪存技术 2010/12/13 00:00 打印 E-mail  开发的单元技术（点击放大）  试制的单元（点击放大） 韩国海力士半导体（Hynix Semiconductor）面向存储器单元的三维多层积层的NAND闪存（三维NAND），开发出了新型单元技术“Dual Control-Gate with Surrounding Floating-Gate（DC-SF）”（演讲序号：29.7）。新技术采用了现有的NAND闪存基本构造——浮栅型单元，而非此前提出的三维NAND提出的电荷捕获型单元方案。通过采用浮栅型单元，可以实现2～4bit/单元的多值化，与采用电荷捕获型单元的三维NAND相比，在每bit的存储器容量上占有优势。据海力士半导体介绍，如果采用此次技术，通过积层64层3bit/单元的存储器单元，将可以实现1Tbit的NAND闪存。 海力士半导体表示，现有的平面构造NAND闪存将很有可能“在20nm以后到达微细化极限”（该公司的演讲者）。超越该极限，维持NAND闪存大容量化的方法当属三维NAND。关于三维NAND，此前东芝和韩国三星电子分别发布了称为“BiCS”和“TCAT”的单元技术。这两项技术的原理均是打开一个从单元最上层贯通至最下层的孔，在其中嵌入SiN膜等，从而可以统一形成多层积层的电荷捕获型单元。 海力士半导体表示，这些采用电荷捕获型单元的三维NAND“无法用于量产”（该公司的演讲者）。作为其理由，海力士半导体指出了电荷捕获型单元的几个缺点。如数据保持特性较差，数据擦除速度较慢，以及有可能出现电荷在SiN膜中扩散导致数据发生变化的情况等。鉴于此，海力士半导体认为采用浮栅型单元可以避免出现这些问题。 海力士半导体开发的“DC-SF”单元制造方法，与BiCS和TCAT几乎相同。在需要用于形成浮栅的掘入蚀刻（Recess Etching）等方面，与BiCS和TCAT相比，制造工艺稍微有些复杂。由于需要确保浮栅的定位余地，因此估计单元面积将比BiCS和TCAT大50％左右。海力士半导体表示，此类缺点可以用出色的数据保持特性和擦除速度，以及可以实现多值化等优点来加以弥补。 在演讲中，海力士半导体介绍了单元的基本工作特性。据介绍，工作窗口宽达9.2V，数据的写入电压和写入时间分别为15V和100μs，擦除电压和擦除时间分别为-11V和1ms。由于单元间干扰而产生的电压变化仅为12mV/V。即使在150℃的高温下，也可以维持足够的数据保持时间。（记者：大下 淳一） ■日文原文 【IEDM】Hynixが3次元NANDフラッシュ·メモリ技術を発表，浮遊ゲート型セルを採用 |
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