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【求助】xilinx(FPGA)文件如何加密？ 已有2人参与
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请问如何将FPGA源代码加密，以实现一部分.v文件可见并调试，另一部分.v文件加密，整体可以综合使用。 可以使用网表文件（edif）或edk生成CPU核方法吗？具体如何实现？ |
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2楼2010-05-04 22:59:29
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将要加密的.v文件综合生成网表文件。 FPGA设计过程，很多时候在使用公司的或者第三方公司的IP核，那如何自己把自己的HDL代码变成可使用的IP呢。同时这样做也有很多好处： 将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下： 1. 什么是BlackBox - 一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。 - 通常付费IP都会以BlackBox的形式 2. 如何使用BlackBox - BlackBox网表可以是EDIF或NGC文件。 - 每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。这个HDL只说明BlackBox的端口信息，而不提供具体实现信息。这个只提供端口信息的HDL文件称为Wrapper。Wrapper的名字通常需要与BlackBox网表的名字相同。 - 在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。然后像普通的模块一样在其上层声明和例化就可以使用。 - BlackBox网表文件可以放在ISE工程目录中，也可以放在其他任意文件夹内。当不放在ISE工程目录时，需要在Translate属性中将Macro Search Path指向这个目录。多个目录使用"|"分割。 3. 如何制作BlackBox - BlackBox只是普通网表而已。XST的综合结果就可以直接作为BlackBox使用。 - 通常BlackBox外部还会连接其他逻辑，所以BlackBox中一般不插入IOBUF。在XST属性中去除Insert IO Buffer的选项 1. 一般收费的IP都是只提供网表供使用，自然对设计的保密是一大好处； 2. IP都是验证好的模块，提供给外界接口，自然使用方便也是一大特点； |
3楼2011-08-29 21:36:16
4楼2011-11-15 16:16:38
