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介绍一个自动化专业必去的论坛
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在下是自动化专业大肆的毕业生，正忙于毕业设计，这是我至今发现最好的EDA（Electronic Design Automation）学习交流平台： http://www.edacn.net/bbs/forumdisplay.php?fid=525 但愿各位虫友将来多发一些后关于CPDL/FPGA方面的东西，一起学习。 |
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很少发帖，哈哈。。。觉得好的顶一下
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运用VHDL的前景非常乐观 转自：http://yyh.sq.sh.cn （EDA俱乐部编辑整理） 本人不会对五年以后有巨大前景的技术花费太多的时间精力，但对于VHDL，我认为在一两年里会有非常乐观的前景。 目前，ASIC设计是一项非常枯燥繁重的工作，设计师要有丰富的经验积累，一个芯片的设计要经过设计、仿真、验证的无数次反复。一般的设计师都说设计一个3000门的电路没有问题，但具我的实际经验，要用仿真、验证的方法设计一个真正的3000门随机逻辑的芯片，虽说不上困难，但却是极其繁重的劳动。幸好，在实际的设计工作中很少有3000门真正的随机逻辑芯片，因为这时侯往往采用单片机更为合适。 但是单片机毕竟不是ASIC.... 在我这里，我并不想讨论广义的VHDL，我只探讨VHDL与我的实际设计工作有关的问题，我觉得，VHDL在如下的设计中有极大的优势： 1.将随机逻辑设计改成ASIC化的 CPU设计。在随机逻辑中，每一个功能部件都是实际存在的，比如定时器和译码器，在芯片里是真正存在的两个部件，而在 CPU中，却只有一个运算器和一小段程序，当然，在这个例子中我们应该选用随机逻辑设计，因为一个运算器将占用更大的面积，而且增加的几十倍的设计工作量，但是，类似于定时器和译码器的部件增加的几十个时，情况就不同了，随机逻辑的设计工作量线性增加，芯片面积线性增加，成本线性增加，而且，这个设计的仿真和验证以及修改是极其困难的。相反，在 CPU的设计方法中还是只用一个运算器，部件的增加只是增加几条程序而已。面积、成本，工作量都只是少许增加而已，并且设计的修改，调试非常方便，假如我们将 CPU设计的和 Z80兼容的话，甚至在芯片还没有做出来之前就可以用真正的 Z80进行调试验证。 2.但是这个设计毕竟和那个设计不同，我们为每个设计画版图的话，工作量依然繁重。我对VHDL的真正的实实在在的兴趣就在于此。当我们设计了一个高性能的基于VHDL语言的 CPU内核之后，我们就可以将它用在许多设计中，对应于每个设计，我们要干的活只是去掉内核中不必要的部分，增加需要的接口模块，然后由电脑自动的做出版图来，这样的版图，差不多是可以和我们手工做出来的芯片相媲美的，而它所需要干的活，仅仅是去掉内核中不必要的部分，增加需要的接口模块，连版图都不用画，做出来的却是高效率的芯片。 3.试想五年十年后，ASIC设计行业已经很少有3000门以下的设计了，整个行业将由一批可能连什么叫版图都不懂的毛头小伙子主持，他们用着今后的设计工具，进行着高效率的设计，就象今天的网虫，对奔腾II运用自如，却不知道什么叫与非门。而设计界的老前辈，将被迫出局，退出设计界，去为未来的乡镇企业做一些手工设计的 300门的未来的电子门铃之类的玩意。不是我说悲观话，事实如此，在集成电路行业里，大量的新手被外国人挖走，而老法师却没人要，以至于清华毕业的博士生，很少有在国内工作三年以上的。我们掌握了VHDL，就可以提高我们的设计效率，延长我们的设计生涯。而对于新手，我奉劝你们尽量多掌握新技术，你想在版图设计上超过老前辈，是极其困难和艰巨的，而捷径就在你的眼前，新手主持局面，老手被迫出局，这是技术界历史的规律，当然在政治界情况可能正好相反。 |
2楼2006-03-03 07:55:47
0.5
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3楼2006-04-17 01:17:07
4楼2006-05-13 00:33:12
