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zhangyuque新虫 (正式写手)
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verilog程序小白求助 已有1人参与
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一段4选1数据选择器程序： module MUX(A,D0,D1,D2,D3,F); input [1:0] A; input D0,D1,D2,D3; output reg F; always@(A or D0 or D1 or D2 or D3); case(A) 2'b00:F<=D0; 2'b01:F<=D1; 2'b10:F<=D2; 2'b11:F<=D3; endcase endmodule 报错expecting 'endmodule', found 'case' 不知道是在哪错了，望大神相告 |
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【答案】应助回帖
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jjdg: 金币+1, 感谢参与 2018-03-18 18:07:47
感谢参与，应助指数 +1
jjdg: 金币+1, 感谢参与 2018-03-18 18:07:47
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把你的报错信息，和修改后的代码贴上来，光这么说报错谁也没法给你解决 发自小木虫Android客户端 |
7楼2018-03-18 16:23:51
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2楼2018-03-18 09:46:45
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3楼2018-03-18 09:46:52
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4楼2018-03-18 09:47:09