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zhangyuque新虫 (正式写手)
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verilog程序小白求助 已有1人参与
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一段4选1数据选择器程序： module MUX(A,D0,D1,D2,D3,F); input [1:0] A; input D0,D1,D2,D3; output reg F; always@(A or D0 or D1 or D2 or D3); case(A) 2'b00:F<=D0; 2'b01:F<=D1; 2'b10:F<=D2; 2'b11:F<=D3; endcase endmodule 报错expecting 'endmodule', found 'case' 不知道是在哪错了，望大神相告 |
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zhangyuque
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