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小木虫论坛-学术科研互动平台 » 材料区 » 微米和纳米 » 微纳器件 » nanowire transistor output曲线无法分开，请牛人帮助
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makuna

木虫 (正式写手)

[求助] nanowire transistor output曲线无法分开，请牛人帮助

做了些纳米线，然后加工成transistor
采用bottom gate- bottom contact方式
drain-source 电极有120nm厚

得出如附件中的曲线

因本人刚入行，组里无人做此方向。这种实验，我尝试了上千次，但始终无法得到linear和饱和曲线。不知其中出了什么问题，望各位牛人帮助。
万分感谢
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    • 2012-04-30 12:02:40, 408.71 K

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哈哈nano我来了
1楼 2012-04-30 12:02:59
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dyq1123

新虫 (初入文坛)
分不开的原因主要是Gate 电容太小，可以尝试用高K材料
作为绝缘栅，或减少绝缘层厚度，最好是做TOP-gate FETs
效果会很好。
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» 本帖已获得的红花（最新10朵）

makuna
2楼2012-04-30 17:43:07
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makuna

木虫 (正式写手)
送鲜花一朵
引用回帖:
2楼: Originally posted by dyq1123 at 2012-04-30 17:43:07:
分不开的原因主要是Gate 电容太小，可以尝试用高K材料
作为绝缘栅，或减少绝缘层厚度，最好是做TOP-gate FETs
效果会很好。

谢谢，我尝试过不同的dielectric layer：100nm， 300nm，500nm SiO2
但曲线始终如附件那样。 top gate FETs 比较难在nanowire上加工dielectric layer
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哈哈nano我来了
3楼2012-04-30 18:51:07
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quanten

金虫 (著名写手)

QQ群(NW-FET): 157220400

【答案】应助回帖

感谢参与，应助指数 +1
考虑漏电流，请告知氧化层厚度
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4楼2012-04-30 18:53:35
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makuna

木虫 (正式写手)
引用回帖:
4楼: Originally posted by quanten at 2012-04-30 18:53:35:
考虑漏电流，请告知氧化层厚度

dielectric layer: 100nm 300nm 500nm
这三个厚度dielectric layer都试过
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哈哈nano我来了
5楼2012-04-30 20:30:58
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moshangyang

铜虫 (小有名气)

【答案】应助回帖

感谢参与，应助指数 +1
你这个应该是用光刻做的，以我的经验你的漏电流太大，所以漏电流会影响够到电流，所以在光刻的过程中你要想办法减小漏电流。
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彪悍的人生不需要解释。
6楼2012-05-01 13:23:07
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moshangyang

铜虫 (小有名气)

【答案】应助回帖

引用回帖:
2楼: Originally posted by dyq1123 at 2012-04-30 17:43:07:
分不开的原因主要是Gate 电容太小，可以尝试用高K材料
作为绝缘栅，或减少绝缘层厚度，最好是做TOP-gate FETs
效果会很好。

这个问题不用top-gate 就可以解决，top-gate工艺过程复杂，远没有back-gate简单，如果想把曲线分开减小漏电楼就ok.
赞一下(1人) 回复此楼
彪悍的人生不需要解释。
7楼2012-05-01 13:26:44
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quanten

金虫 (著名写手)

QQ群(NW-FET): 157220400

【答案】应助回帖

漏电流测试方法可以在测Drain电流的同事测Gate电流，一般在nA一下为正常，如果大了就不行了
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8楼2012-05-02 00:30:53
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