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猫吃鱼

金虫 (小有名气)

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[交流] 【求助】VHDL 语言设计七人表决器

表决人1 表决人2 表决人3 表决人4 表决人5 表决人6 表决人7
同意 K1 K2 K3 K4 K5 K6 K7
反对 K9 K10 K11 K12 K13 K14 K15
弃权 K17 K18 K19 K20 K21 K22 K23

使用EDA试验箱的键盘显示模块中最右边第一位数码管显示弃权人数，最右边第三位显示反对人数，最右边第五位显示同意人数。
使用LOOP语句
分频器，计数器，译码器，多路选择器电路的VHDL设计
数码管动态扫描显示
表决器﹛⑴判断、累计
         ↓
         ⑵显示﹛①计数器
            ②选择器
            ③译码器
求高手帮忙解决，急急急！

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1楼 2010-11-30 21:19:05

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猫吃鱼

金虫 (小有名气)

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★
Doct0r_chen(金币+1):嘻嘻加油啊我学Verilog 不会VHDL语言 2010-12-08 13:24:53

引用回帖:

Originally posted by 猫吃鱼 at 2010-11-30 21:19:05:
表决人1 表决人2 表决人3 表决人4 表决人5 表决人6 表决人7
同意 K1 K2 K3 K4 K5 K6 K7
反对 K9 K10 K11 K12 K13 K14 K15
弃权 K17 K18 K19 K20 K21 K22 K23

使用EDA试验箱的键盘显示模块中最右边第一位数 ...

没人解决，我自己解决了。

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2楼2010-12-08 10:52:39

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