| 查看: 838 | 回复: 3 | |||
| 当前只显示满足指定条件的回帖，点击这里查看本话题的所有回帖 | |||
zhangyuque新虫 (正式写手)
|
[求助]
verilog程序小白求助 已有1人参与
|
||
|
程序：module led( clk, rst_n, led, ); input clk,rst_n; output led; reg led; reg [25:0] cnt; always@(posedge clk or negedge rst_n) begin if(~rst_n) cnt<=0; else if (cnt==49999999) cnt<=0; end else cnt<=cnt+1'b1; end always@(posedge clk or negedge rst_n) begin if(~rst_n) led=1'b0; else if (cnt==49999999) led=~led; else led=led; end endmodule 我的约束文件 NET "rst_n" LOC = H15; NET "clk" LOC = C9; NET "led" LOC = R145; 我在添加约束文件的时候报错ERROR:Security:9 - No 'ISE' nor 'WebPack' feature was available for part ERROR:Map:258 - A problem was encountered attempting to get the license for this architecture. 望大神告知是哪错了  |
回复此楼» 猜你喜欢
40+中年人失业后，还能找到好工作吗？
已经有15人回复
-
二审4个多月了还是Awaiting Reviewer Scores
已经有5人回复
-
申请科研项目纯靠实力能成功吗？
已经有12人回复
-
用NBS溴化时溶剂除了CCl4外还有什么
已经有6人回复
-
极限拉扯，如何抉择
已经有15人回复
-
OpenAI又攻克数学难题了，离AI做有机合成还有多远？
已经有13人回复
-
课题组会帮你通过考核么？
已经有7人回复
-
招收博士生一名
已经有3人回复
qqinly
专家顾问 (著名写手)
至人无己，神人无功，圣人无名
-
专家经验: +68 - 应助: 119 (高中生)
- 金币: 15517.8
- 散金: 186
- 红花: 29
- 帖子: 2632
- 在线: 589.7小时
- 虫号: 2666806
- 注册: 2013-09-20
- 性别: GG
- 专业: 信号理论与信号处理
- 管辖: 程序语言
3楼2018-04-01 10:35:22
STM32F407
新虫 (正式写手)
- 应助: 0 (幼儿园)
- 金币: 5373.1
- 散金: 400
- 红花: 3
- 帖子: 613
- 在线: 75.6小时
- 虫号: 3435167
- 注册: 2014-09-23
- 专业: 控制理论与方法
2楼2018-03-31 00:09:46
4楼2018-04-18 15:32:42